65 nanômetros

65 nanômetros (nm 65) é um processo avançado de litografia em nó, que é usado em volume na fabricação de semicondutores CMOS. O valor do comprimento de um transistor(isso é entre transistor - gate) pode chegar a um valor tão baixo quanto 25 nm em um processo de 65 nm, nominalmente, enquanto o passo entre duas linhas pode ser maior que 130 nm.[2] Para comparação, os ribossomos celulares possuem cerca de 20 nm ponta-a-ponta. Um cristal de silício a granel tem uma estrutura constante de 0,543 nm. Em setembro de 2007 Intel, AMD, IBM, UMC, Chartered e TSMC começaram a produção de chips de 65 nm.

Para comparação, ribossomos celulares têm cerca de 20 nm de extremidade a extremidade. Um cristal de silício em massa possui uma constante de rede de 0,543 nm, de modo que transistores desse tipo têm dimensões da ordem de 100 átomos de largura. Em setembro de 2007, Intel, AMD, IBM, UMC e Chartered também produziam chips de 65 nm.

Embora os tamanhos de feature possam ser projetados como 65 nm ou menores, os comprimentos de onda da luz utilizados na litografia são de 193 nm e 248 nm. A fabricação de estruturas subcomprimento de onda requer tecnologias especiais de imageamento, como correção óptica de proximidade (optical proximity correction) e máscaras de deslocamento de fase (phase-shifting masks). O custo dessas técnicas aumenta substancialmente o custo de fabricação de semicondutores com features subcomprimento de onda, com os custos crescendo exponencialmente a cada avanço de nó tecnológico. Além disso, esses custos são multiplicados pelo aumento do número de camadas de máscara que precisam ser impressas no menor passo possível, bem como pela redução do rendimento (yield) ao se imprimir tantas camadas no limite tecnológico. Para novos projetos de circuitos integrados, isso impacta diretamente os custos de prototipagem e produção.

A espessura da porta (gate), outra dimensão crítica, foi reduzida para valores tão baixos quanto 1,2 nm (Intel). Apenas alguns átomos passam a isolar a parte de “chaveamento” do transistor, permitindo que carga elétrica atravesse essa barreira. Essa fuga indesejada ocorre devido ao tunelamento quântico. A nova química de dielétricos de alta constante dielétrica (high-κ) precisa ser combinada com técnicas existentes, incluindo polarização do substrato e múltiplas tensões de limiar, para evitar que a corrente de fuga consuma potência de forma proibitiva.

Artigos apresentados pela Intel na IEDM em 2002, 2004 e 2005 ilustram a tendência industrial de que as dimensões do transistor não podem mais escalar proporcionalmente ao restante das dimensões de feature (a largura da porta mudou apenas de 220 nm para 210 nm na transição das tecnologias de 90 nm para 65 nm). Entretanto, as interconexões (passo do metal e do polisilício) continuam reduzindo, diminuindo assim a área do chip e o custo por chip, além de encurtar a distância entre transistores, resultando em dispositivos de maior desempenho e maior complexidade em comparação com nós tecnológicos anteriores. O processo de 65 nm da Intel possui uma densidade de transistores de 2,08 milhões de transistores por milímetro quadrado (MTr/mm²).^[1]

• Comprimento Gate: 30 nm (high-performance) a 50 nm (low-power)
• Tensão do núcleo: 1.0 V
• Layout de interconexão 11Cu usando nano-ligações de silica utilizando o dielétrico superbaixo k(k=2.25)
• Pitch: 180 nm
• Nickel silicide source/drain
• Espessura do Gate: 1.9 nm (n), 2.1 nm (p)
• «link to press release» 
• «link to presentation» (PDF) 

• Intel Pentium 4 – 2006-01-16
• Intel Pentium D 900-series – 2006-01-16
• Intel Celeron D – 2006-05-28
• Intel Core – 2006-01-05
• Intel Core 2 – 2006-07-27
• Intel Xeon – 2006-03-14
• AMD Athlon 64 – 2007-02-20
• AMD Turion 64 X2 - 2007-05-07
• AMD Phenom series
• IBM Cell Processor - PlayStation 3 - 2007-11-17
• Microsoft Xbox 360 "Falcon" CPU - 2007-09
• Microsoft Xbox 360 "Jasper" GPU - 2008-09
• Sun UltraSPARC T2 – 2007-10
• AMD Turion Ultra – 2008-06^[2]
• TI OMAP 3^[3] - 2008-02
• VIA Nano - 2008-05

Referências